Static timing analysis とは

静的タイミング解析(STA)は、全回路のシミュレーションを必要とせずに、デジタル回路の予想されるタイミングを計算するシミュレーション方法です。
高性能集積回路は、従来、それらが動作するクロック周波数によって特徴付けられてきた。指定された速度で動作する回路の能力を測定するには、設計プロセス中に多数のステップでその遅延を測定する能力が必要です。さらに、遅延合成は、ロジック合成、レイアウト(配置配線)、設計サイクルの後半で実行されるインプレース最適化など、設計のさまざまな段階でタイミング・オプティマイザの内部ループに組み込む必要があります。そのようなタイミング測定は理論的に厳密な回路シミュレーションを使用して実行することができるが、そのような手法は実用的には遅すぎる傾向がある。静的タイミング解析は、回路タイミングの迅速かつ合理的な正確な測定を容易にする上で重要な役割を果たします。高速化は、単純化されたタイミングモデルを使用し、回路内の論理的な相互作用をほとんど無視することによってもたらされます。これは過去数十年にわたる設計の柱となっています。
静的タイミングアプローチの最も初期の記述の1つは、1966年のプログラム評価とレビュー手法(PERT)に基づいていました。より現代的なバージョンとアルゴリズムは、1980年代初めに登場しました。